SUMADOR de 1 bit ~ PRODUCTOS ELECTRÓNICOS

ENUNCIADO:

Implementar en el CPLD XC9572 un sumador completo de 1 bit.

ANÁLISIS:

Su tabla de verdad es la siguiente:

Empleando Karnaugh obtenemos:

SUMADOR ESPECIFICACIÓN EJERCICIOS

ESQUEMA:

1. ABRIR PROJECT NAVIGATOR:

En el escritorio encontramos el icono del ‘Project Navigator’, hacemos doble clic y se abre el entorno con el último proyecto con el que hemos trabajado.

2. CREAR NUEVO PROYECTO:

Desde ‘File->New Project’ configuramos los primeros parámetros del proyecto tal como el nombre ‘CONTABIN’ y el tipo ‘Schematic’. Hacemos clic en ‘Siguiente’.

Configuramos Familia, Dispositivo, Encapsulado, Velocidad, Sintetizador, Simulador y Lenguaje de simulación.

3. AÑADIR NUEVA FUENTE:

Vamos a añadir una fuente a nuestro proyecto, con el nombre de ‘contabin’, utilizando un lenguaje formal de presentación gráfico. Llegaremos hasta una ventana.

4.DISEÑAR ESQUEMA DEL SUMADOR:

4.1.AÑADIENDO COMPONENTES:

Hacemos clic en la pestaña ‘Symbols’ y se nos abre la ventana de símbolos, mostrándonos las librerías y sus componentes correspondientes.

SUMADOR 1bit SIMULACIÓN FUNCIONAL EJERCICIOS

1. CREAR EL FICHERO TEST BENCH WAVEFORM:

El test bench es un fichero VHDL en el que se instancia la entidad que se desea probar ‘uut’ (unit under test).

A esta unidad se le aplican un conjunto de vectores de prueba (estímulos), en modo texto o gráfico, de los cuales se conoce la salida esperada. Posteriormente, desde el ‘ModelSim’, se compara la salida que ofrece la ‘uut’ con la salida esperada, y si no son iguales es que ha habido algún error.

Por tanto, el primer paso es crear el fichero de test bench. Pulsando el botón derecho sobre el fichero ‘add1bit.sch’ seleccionamos la opción de ‘New Source’. En la siguiente pantalla elegimos la opción de ‘New->Test Bench Waveform’, y le llamamos ‘tb_add1bit’.

Hecho esto, se nos lanza una ventana desde la que podemos configurar los parámetros temporales de la simulación.

Nuestro diseño no dispone de reloj por lo que seleccionaremos una entrada combinacional para realizar la simulación ‘Combinatorial (or internal clock)’.

Los tiempos de retardo los dejamos por defecto, es decir, chequearemos las salidas 50ns después de ser asignadas las entradas y asignaremos nuevas entradas 50ns después de ser chequeadas las salidas.

Ahora ‘HDL Bencher’ se nos abre dentro del entorno ‘ISE’ mostrándonos las formas de onda.

Agregar el fichero al proyecto.

1 2. SIMULACIÓN FUNCIONAL CON MODELSIM:

Teniendo seleccionada la fuente ‘tb_add1bit-testbench_arch [tb_add1bit_tb.vhd]’, pulsamos dos veces seguidas sobre el proceso ‘Simulate Behavioral VHDL Model’. De esta forma se lanzará la aplicación de simulación asociada al ‘Project Navigator’, en nuestro caso ‘ModelSim XE III v6.0a’. La simulación se ejecutará automáticamente dando como resultado la consola de ‘ModelSim’:

Y se abrirá el simulador.

Y saldrá la simulación de las señales que has metido.

SUMADOR 1bit IMPLEMENTACIÓN EJERCICIOS

1.INTRODUCCIÓN DE PINES:

Se introducen los pines e modo texto en la tabla que nos encontramos a la izquierda, pero también se puede hacer de forma gráfica pero es más rápido de la primera forma.